快速启动一个可用的脉动阵列
以导入一个开源的脉动阵列为例
vivado
新建项目，选板型如下图所示，family选zynq-7000，package选clg-400，speed选-2，然后选最后一个，也就是xc7z020clg400-2
主界面中选择add sources
选择设计文件，导入src即可
这个地方搜索tcl
run prj.tcl
tcl文件包含了若干指令，可以完成设置模块和连线等操作
完成后点击左边open block design，可以得到以下场面
双击ZYNQ的方框，按图片修改配置
右键design1，选择生成output products，把模块设计转化为verilog文件
可以看到设计都被放到一个verilog文件下了，接下来生成hdl wrapper，封装起来
封装完后将它设置为顶层文件。
此时，design_1_wrapper是项目的顶层文件，MM_ultra_top是脉动阵列的源文件。
可以点击生成比特流文件了（时间很长）（在右上角看进度）
完成后就可以导出硬件了
记得包括上比特流文件
vitis
接下来就到了编写软件的部分了，vitis建议使用classic
首先生成一个平台应用
在这里选择使用vivado最后导出的硬件
完成后再添加一个application project
选用自己的平台
选择一个空的c项目
得到以下工作目录，现在可以导入src文件了
例如，导入sdk中的文件
这个程序用于比较软硬件矩阵乘法的时间
左下角，先build平台，再build程序
FPGA板
插电，开机，连接JTAG、uart与电脑
打开putty
putty是一个串口监听软件
修改以下内容，然后open
其中COM3来自设备管理器中的串口名字
点击vitis中左下角让程序launch起来，然后切换到putty，观察输出
我去，完美！
